LGA775 7月から動かしてない
暖房機と言われた520W

9700Xでアイドル時32度とかだけどインテルってもっと低いの？

AMDは、このプラットフォームのライフサイクルが8年となる2025年に向けて、新たなソケットAM4プロセッサーSKUを投入する。同社はこのほど、Ryzen 5005Gシリーズとして6つの新プロセッサ・モデルを発表した。これらはRyzen 7、Ryzen 5、Ryzen 3の各階層にまたがり、最大8個の「Zen 3」CPUコアと、最大8個のコンピュートユニット（CU）を搭載する「Vega」グラフィックスアーキテクチャに基づくiGPUを組み合わせた7nm「Cezanne」モノリシックシリコンをベースとするデスクトップAPUである。5005Gシリーズについては、既存のSKUのiGPUスピードバンプであることを除けば、何も報告することはない。これらは、AMDが2024年に発売したチップのCPUスピードバンプである5000GTシリーズと混同されることを意図したものではない。

新しい6つのSKUのうち、最高スペックのパーツはRyzen 7 5705Gで、シリコンを最大限に活用し、コアあたり512KBのL2キャッシュと16MBの共有L3キャッシュを備えた8コア/16スレッドの「Zen 3」CPUと、8つのCUすべてを搭載したiGPUを実現している。このチップのCPUクロックはベース3.80GHz、ブースト4.60GHzで、iGPUの最大エンジンクロックは2.20GHz。CPUクロックはRyzen 7 5700Gと変わらないが、iGPUの最大エンジンクロックが10％向上している。Ryzen 7 5705GEは、TDP 35Wを達成するためにCPUのベースが3.20GHz、ブーストが4.60GHzのエネルギー効率に優れたバリエーションだが、iGPUのエンジンクロックは同じ200MHzのスピードアップが施されている。


Ryzen 5 5605Gは興味深い。この6コア/12スレッドチップのベースクロックは3.90GHz、ブーストクロックは5600Gと同じ4.40GHzで、iGPUエンジンのクロックは5600Gと同じ1.90GHzだ。このSKUの特徴はよくわからないが、昨年の5600GTはCPUベース周波数が3.60GHzに低下したが、ブーストクロックは4.60GHzに上昇した。5605GEは、クロックが3.40/4.40GHz、TDPが35Wのエネルギー効率に優れたモデルだ。

そしてRyzen 3 5305G/5305GEだ。5305Gは4コア/8スレッドのCPUで、8MBの共有L3キャッシュを搭載し（そのためCCXの半分が無効化される）、クロックはベースが4.00GHz、ブーストが4.20GHz。iGPUは6 CUで、エンジンクロックは1.70 GHzです。5305GEのCPU周波数はベース3.60GHz、ブースト4.20GHz。

現時点では、AMDがこれらのチップを小売チャネルで販売するつもりなのか、それともOEM/SIチャネル専用なのかはわからない。

以下ソース
https://www.techpowerup.com/333163/amd-launches-socket-am4-ryzen-5005-series-apus

他のに取り替えたほうがいい？

Arrow Lake-Sの新モデル「Core Ultra 7 265」が発売、“265K”より高値

 　コードネーム「Arrow Lake-S」で呼ばれるIntelのデスクトップPC向けCPU「Core Ultra プロセッサー （シリーズ 2）」の新モデルが登場。「Core Ultra 7 265」が発売された。

https://akiba-pc.watch.impress.co.jp/docs/news/news/1664656.html

ULtraはCPU自体はコスパ良くてもマザーでコスパ悪くなる

AMDの「Strix Halo」CPUは、ダイの設計に見られるように、3D V-Cache技術によってL3キャッシュを追加する可能性がある。

新しいインターコネクト設計とは別に、AMDのStrix Haloは3D V-Cache技術によってL3キャッシュを追加するかもしれない

AMD Strix Haloのレビューが正式に公開され、iGPUの性能ではAMDがIntelを大きくリードしている。IntelはArrow Lake-HやLunar Lakeなどのラインアップでかなりの成功を収めているが、AMDのStrix Haloは新しいベンチマークを打ち立てており、これに打ち勝つのは難しい。

とはいえ、AMDはすでに一般的なコンピューティングとゲームに非常に優れているにもかかわらず、ここで止まらないかもしれない。現在のStrix Haloのダイ設計 (ASUS Chinaによる) には、近い将来の大幅な性能向上への道を開くヒントがいくつかある。ASUSの中国担当ゼネラルマネージャーであるTony氏が確認したところによると、Strix HaloはダイのデザインからわかるようにTSV (Through-Silicon Via) を採用している。


TSVにより、AMDはZen 5コア間のL3キャッシュのすぐ上に3D V-Cacheチプレットを追加できる。これにより、L3キャッシュメモリが追加され、一部のワークロードでCPUのパフォーマンスが大幅に向上します。これは、近い将来のStrix Halo X3Dプロセッサへの扉を開くことになる。

TSV以外にも、Strix Haloダイには新しいインターコネクトが搭載されており、デスクトップCPU「Zen 5 Ryzen 9000」のインターコネクトシステムよりも省スペースだ。Ryzen 9 9950Xダイを見ればわかるように、チップは従来のSERDES (シリアライザ/デシリアライザ) を使ってチップレット間のデータ転送を行う。


Tonyが説明したように、新しいインターコネクト設計は全体のフットプリントを42.3%削減します。これは劇的なことであり、その結果、Strix Halo CPUのチップレットは0.34mm小さくなりました。この相互接続は本質的に「ワイヤの海」であり、CCDのサイズを小さくするだけでなく、レイテンシを高め、電力消費を削減します。

これはZen 6の良い基盤を確立するものだが、Strix Haloにすでに搭載されているのを見るとワクワクするし、X3Dが何をしてくれるのか楽しみだ。「Ryzen AI Max+395」などのStrix Haloチップは、数値計算や負荷の高いワークロードを実行するのに十分な性能を備えているが、「Radeon 8060S」は別格だ。すでにノートPC向けGPU「GeForce RTX 4070」と競合しており、Strix HaloノートPCでは専用のGPUを必要とせずに超高設定でゲームをプレイできる。

以下ソース
https://wccftech.com/amd-x3d-mobile-chips-are-very-much-a-possibility/

strix haloはIODにもキャッシュが載ってるのにX3D化するんか？
ただ単にIF周り以外の設計を流用したから残ってるだけとかじゃなくて？

https://i.imgur.com/WNCXYBn.jpg

モンハン起動中は常時CPU使用率100なんだけどやっぱり故障の原因になる？

ムーアの法則は死んだ（Moore's Law is Dead）のセンセーショナルな新レポートによると、AMDは次世代マイクロアーキテクチャ「Zen 6」を搭載した2つの重要なクライアント・セグメント向けプロセッサを準備している。これらは「Medusa Point」モバイル・プロセッサーと「Olympic Ridge」デスクトップ・プロセッサーである。前者は現在の「Strix Point」とほぼ同じサイズとZ-HeightのBGAだが、後者は既存のSocket AM5向けに設計されており、3番目（そしておそらく最後）のマイクロアーキテクチャとなる。思い起こせば、Socket AM4はリフレッシュされた 「Zen+」を除いて3世代のZenに対応していた。この取り組みの中核となるのは、AMDがクライアントとサーバーのラインアップ全体で採用する予定の新しいCPU複合ダイ（CCD）である。

Zen 6」パフォーマンスCCDは、TSMC N3Eと思われる3nmクラスのノード向けに設計されている。このノードは、「Zen 5」CCDの製造に使用されている現在のTSMC N4Pノードと比べ、トランジスタ密度、消費電力、クロック速度の大幅な向上を約束している。ここからが興味深いところだ。このCCDにはフルサイズの「Zen 6」コアが12個搭載されており、AMDのパフォーマンス・コアのコア数が増加するのは、最初の「Zen」CCD以来となる。これら12個のコアはすべて単一のCPUコア複合体（CCX）の一部であり、共通のL3キャッシュを共有している。これに比例して、キャッシュサイズも48MBに増加する可能性がある。AMDはまた、CCDがI/Oダイや相互通信する方法を改善する見込みだ。

Ryzen 3000シリーズ「Matisse」までさかのぼると、クライアント・デスクトップ・プロセッサー上の2つのCCDは、I/OダイへのInfinity Fabricリンクを持っていたが、2つのCCD間の直接の広帯域相互接続はなかった。スレッドが2つのCCDのコア間を移動するには、メインメモリを往復する必要があった。AMDは、2つのCCD間に低レイテンシーのブリッジ接続を新たに導入することで、この問題を解決しようとしている。スレッドが2つのCCDのコア間をシームレスに移動し、メインメモリへのラウンドトリップを削減することが目的であれば、このブリッジ相互接続の目的は、2つのCCD間でキャッシュ・コヒーレンシーを確立することである。これにより、コア間のレイテンシが大幅に短縮される。

ここからが非常に興味深いところだ。どうやら、「Medusa Point」モバイルプロセッサーはチップレットベースで、12コアの「Zen 6」チップレットを1つ使用し、N4Pと思われる古いノード上に構築された大型モバイルクライアントI/Oダイを搭載するようだ。このモバイルCIODには、新しいRDNA 4グラフィックス・アーキテクチャを採用した最新のiGPUが搭載される。また、チップのメモリコントローラーと、更新されたNPUも含まれる。我々は、AMDがこのI/OダイのPCIeレーン数を増やすか、少なくともPCIe Gen 5にアップデートすることを望んでいる。写真では、モバイルクライアントI/Oダイに小さな長方形の構造が写っており、「Zen 6c」コアを搭載した低電力アイランドCCXの一種ではないかとの憶測を呼んでいるが、MLIDは、これらはiGPUのワークグループプロセッサ（WGP）であるとして、これを一蹴している。iGPUはRDNA 4グラフィックス・アーキテクチャをベースにしており、16個のコンピュート・ユニット（CU）を搭載している。

AMDは「Medusa Point」に「Olympic Ridge」デスクトップ・プロセッサと同じCCDを使用しているため、3D V-Cacheを搭載した「Medusa Point」のバリエーションが期待できる。3D V-Cache技術は「Zen 6」でも「Zen 5」とほぼ同じように実装される見込みで、上下逆さまに積み重ねた3D V-Cacheダイ（L3D）が下にあり、CCDが上にある。

CPUコア数の増加、特に「Olympic Ridge」が2つのCCDで最大24コアになり、キャッシュコヒーレンシーのためにCCD間ブリッジ相互接続を行うことを考えると、AMDはデスクトップ用の新しいクライアントI/Oダイを必要とすることになるだろう。これについては、以前の記事ですでに説明した。新しいcIODは、サムスンの4LPP（4nm EUV）ファウンドリー・ノードで製造される見込みで、現在のcIODが製造されているTSMC N6 DUVノードよりも改善されている。AMDにとって重要な焦点となるのはメモリー・コントローラーで、CKDなどの技術を使用してより高速なDDR5メモリーをサポートするよう更新される。現在、「Granite Ridge」プロセッサは、最大DDR5-8000のメモリ速度で動作させることができるが、FCLKとMCLKの間で1:2のクロック分割が行われており、1:1の速度はDDR5-6400程度に制限されている。新しいメモリ・コントローラは、1:1で速度を向上させ、1:2で10000MT/秒を超える速度のロックを解除しようとしている。

そしてAIアクセラレーションの問題があり、新しいcIODはAMDに少なくとも50TOPSクラスのXDNA 2 NPUを実装する機会を与えるだろう。インテルは、「Arrow Lake」プロセッサーにCopilot+の要件を満たさない16 TOPSクラスのNPUを搭載したことで非難を浴びたが、同社はおそらく「Panther Lake」でこれを修正しようとしている。

以下ソース
https://www.techpowerup.com/332583/amd-zen-6-powers-medusa-point-mobile-and-olympic-ridge-desktop-processors

排熱もやりやすそうだし