Intel-3rd-Gen-Xeon_R

834: Socket774 2021/04/30(金) 23:23:56.68 ID:tKgElkoR
Intelの次世代CPU 「Sapphire Rapids Xeon」 の最新ダイショットが公開され、最大80コアを搭載可能なMCM設計が示された。今回のリークはBilibiliからのもので、次のチップのエンジニアリングサンプルを示している。
Intel Sapphire、CPUチップ4基を搭載したMCM設計を発表

Intel-Sapphire-Rapids-Xeon-CPU-4-Chiplet-MCM_4_R

われわれは、Intelの第4世代 「Gen Sapphire Rapids Xeon」 CPUが11月に発売されたときの詳細を確認したが、これらのCPUの下に何があるのかは分からなかった。リーカーは、メインインターポーザ上の4つのチップレットダイの各々を何とか露出させた。四つのチップレットがすべて露出しているので、その下に5 x 4のコア構成があることがわかります。つまり、各ダイは最大80のコアで構成されています。しかし、メッシュレイアウトのため、80コアのシリコン全体が一般に公開されることはない。

Intel-Sapphire-Rapids-Xeon-CPU_3_R

Intel-Sapphire-Rapids-Xeon-CPU_2_R

理論的には、Intelの 「Sapphire Rapids-SP Xeon」 CPUは最大72コア、144スレッドになる可能性があるが、過去のリーク情報によると、最大構成は最終的に56コア、112スレッドになるという。前回のリークでは、合計60コア (ダイあたり15コアまたは5 x 3レイアウト) のESチップを検討していたが、実際のチップでは56コア (ダイあたり14コア) しか有効になっていなかった。

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Intel-Sapphire-Rapids-Xeon-CPU_6_R

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さらに、最大64GBの容量 (16GBスタックx 4) を備えたHBM構成のCPUを搭載し、DDR5およびPCIe5.0 I/Oをオンボードでサポートする。もう1つ興味深いのは、LGA4677チップには金メッキのIHSが採用され、液体金属のTIMを用いたはんだ設計が採用される予定であることだ。Sapphire Rapidsチップに搭載されるIHSも最新のものだが、チップ自体は従来のXeon製品と同じ長方形だ。

(続きはこちら)

835: Socket774 2021/05/01(土) 11:15:47.67 ID:nRTAvYpO
>>834
初代Pentium D


836: Socket774 2021/05/01(土) 11:26:14.21 ID:qr5M8YcB
>>834
>右側の2つが表面を削ったダイであるが、やや見づらいものの5×4の20の区画で区切られている様子がわかる。
“Sapphire Rapids”の構成がどうなるのかが不明のため、この20区画がすべてCPUコアであるという保証は全くないが、
仮に別途I/O die持つあるいは周辺にI/Oが配置されているのであれば、最大20-coreの構成が可能であり、
4ダイであれば合計80-coreとなる。

847: Socket774 2021/05/01(土) 22:36:40.20 ID:JUiPxr8D
>>834のダイは1種類じゃないね。最低2種類あって、こんな感じに並んでそう。

ZlRq3pE_R
https://i.imgur.com/ZlRq3pE.jpg

837: Socket774 2021/05/01(土) 11:52:47.03 ID:Ro3uPAX1
20コアチップレットって無駄にでかくないかな
そりゃベンチはちょっと良くなるだろうけど、歩留まりがすでに怪しいような

838: Socket774 2021/05/01(土) 12:43:46.86 ID:JUiPxr8D
メッシュをEMIBで繋いだ感じかね。
EMIB 1個でメッシュ2本(Skylake/Cascade Lakeのようにコア2列または2段ごとに鏡像配置で
その2本のメッシュが接近?)を連結かな。EMIBのサイズ的にEMIB 1個でメッシュ2本くらい行けるか。
EMIBは3個と2個なのでコア等の配置は6列x4段で、1列はPCIe、UPIなどか?
PCBサイズが77.6x56.6mmくらいのようなので、ダイは1つが20mm四方近くでかなり大きいね。

839: Socket774 2021/05/01(土) 13:18:25.36 ID:JUiPxr8D
1種類のダイで4チップ構成組めるように、EMIB接続部分が少なくとも3辺(もしかすると4辺全部にあって3x3の9チップ構成とかも組める?)にあるのかね?
そうするとEMIB接続部分の面積が大きいから、ダイ当たりコア数が小さいとEMIB接続部分の面積比率が大きくなってダイの面積効率落ちるから、ある程度コア数多くしたとか?

840: Socket774 2021/05/01(土) 14:40:56.97 ID:JUiPxr8D
画像をよく見ると、EMIB接続部分が4辺全部にないと1種類のダイでは4チップ構成組めなそう。
EMIB 3個の辺は、短いEMIB 2個と長いEMIB 1個で、同じダイを繋ごうとしても合わなそう。
EMIB接続部分が2辺のみなら4種類のダイ、EMIB接続部分が3辺なら2種類のダイ、4辺なら1種類か。

841: Socket774 2021/05/01(土) 15:10:32.53 ID:C/V0+iBe
まあとりあえずAMDみたいにコンシューマーレベルからサーバーハイエンドまで同じチップレットでとは
Intelは考えてないなこれは。サーバーの多コアはAMD対抗でMCMにしたとしてもコンシューマーは
モノリシック継続か。

842: Socket774 2021/05/01(土) 15:21:59.86 ID:66oB0MBz
とりあえずEMIB確定おめ
もしもMCMだったらマジでいいところなかった

845: Socket774 2021/05/01(土) 21:42:51.39 ID:nRTAvYpO
>>842
見た目がIntelのMCMまんまだけど
2代目からダイが離れてたのは
初代PenDがEMIBを目指す決意表明で無理してたんだな

843: Socket774 2021/05/01(土) 16:05:12.96 ID:JUiPxr8D
ダイサイズは20.5x20.5mmくらいかな。EMIB接続部分は4辺全部ありそうな感じだけど、
そうならEMIB接続部分を除いた部分(高密度で歩留まり上重要)は270平方mmくらいか。
Xeonでコア数少ないSKU(これまでだとメモリch数は上位と同じ)はどうするのかね。小さいダイを用意するのか。

メインストリームはiGPUやコストの面でこれまで通り専用ダイでしょ。
HEDTは2ダイで4chまでとかか?現状の18Cより大分増えるなら、6ch/8ch欲しいところ。DDR5で帯域伸びても、
4chしかないとレイテンシの面でコア数分の性能発揮できないケースもありそう。

846: Socket774 2021/05/01(土) 21:52:01.33 ID:JUiPxr8D
4辺すべてがEMIB接続エリアだった場合、PCIe、UPI、メモコン、その他はその中側にあって、
20Cもないかも知れないね。言われている14C前後が正解なのかも。