896: Socket774 2018/11/01(木) 00:29:00.47 ID:RZwH3s3a0
なんかスゲエのが来た

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コードネームのローマのサーバ部門のAMDの新しいプロセッサ世代の開発について、数カ月間にわたり噂が流れている。 これは、より大きなCCXに依存するのではなく、マルチチップモジュールのアプローチをさらに拡張します。 これは、より多くのCPUコアCPUを必要とするだけでなく、特にファブリックの重要性が増しています。


すでに春以降、2018年の夏以降、アプリケーション分野に応じて他のCCXに接続される4つのコアと必要なキャッシュで構成されたCPUコアコンプレックス(CCX)を使用したAMDの以前のアプローチが今後も継続することが明らかになりましたです。 サーバプロセッサでは、8個のCCXが4個のダイにインストールされていますが、将来は8個のダイにコントローラチップを追加する必要があります。 新しい7nm製造は、従来の14nmソリューションよりも小型のチップを213mm²ソリューションに対応させるため、4,096個のパッドを備えたSP3パッケージに簡単に適合します。

AMDのチップ自体が小さくても、1年前にすでに提案していた手順です。 チップは7nmの生産ではかなり高価です。 チップが大きければ大きいほど、価格は高くなり、歩留まりが低下し、エラーに対する感受性が高くなる。 しかし、チップが小さくなると、300mmウェハのスペースが良くなり、最終的に価格を下げるのに役立ちます。 AMDがこれまでに追求してきたマルチチップ・アプローチは、引き続きカードに取り入れられています。


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https://www.computerbase.de/2018-10/cpu-amd-epyc-2-rome-chip/


918: Socket774 2018/11/01(木) 14:54:51.90 ID:qVT+NY6Ha
>>896
今の方式に対してのメリットが見えないね

923: Socket774 2018/11/01(木) 16:35:48.35 ID:SzlKFcxjp
>>918
生産のし易さ=製造コスト

897: Socket774 2018/11/01(木) 01:27:13.44 ID:rp2hWnUD0
ノースブリッジ復活?

898: Socket774 2018/11/01(木) 02:10:41.06 ID:ZtI9dI7V0
なるほどこれなら1CCXあたり8コアで1P64Cいけるな

911: Socket774 2018/11/01(木) 09:49:46.92 ID:SrSq/fjYp
>>898
その図は1CCX4コアが前提だぞ。

913: Socket774 2018/11/01(木) 10:06:11.25 ID:sDdtUD/p0
>>911
下の図見ればちゃんとCCXのところに8コアと書いてあるやん。8x8の64コア。

915: Socket774 2018/11/01(木) 11:01:01.68 ID:62ulPBMK0
>>913
下の図ってのがタイアグラムなら他の人が書いたやつでは

916: Socket774 2018/11/01(木) 11:06:56.84 ID:sDdtUD/p0
>>915
誰が描いた絵かは知らないけど、元ネタとなってるツイートは同じ人がパッケージ図やダイアグラムを一連でツイートしてる。

899: Socket774 2018/11/01(木) 02:42:39.36 ID:+v/Rt7Dod
何これ、お値段高くて想像つかない

902: Socket774 2018/11/01(木) 04:00:30.31 ID:RZwH3s3a0
4ソケも可能になるらしい

903: Socket774 2018/11/01(木) 04:11:23.47 ID:Z0SVGlAh0
リークじゃなくて私の想像ですって書いてなかったっけ

904: Socket774 2018/11/01(木) 07:12:54.71 ID:IbMDsRP70
>>903
思いっきり一つ上のツイートの先頭に書いてあるね

908: Socket774 2018/11/01(木) 09:25:34.08 ID:izO2pmIya
高コストで限られた生産力の取り合いになっている7nmプロセスのウエハーを可能な限り無駄なく使おうとしたらこうなるといったところかね
確かにこの方法ならコア数の少ない下位ラインナップを作る場合でもコアを無効にせず使用するダイを減らしてしまえば目的を達成できそうだ
IOとかメモコンの面積が占める割合も馬鹿にならないし、現行の下位のEpycとかコアの半分とか3/4を無効にしているわけだから相当な無駄が生じているのは間違いない
歩留まりも1ダイに全て突っ込むよりはるかに良いし性能面への悪影響が許容出来る範囲であるなら十分あり得そうだと思った

上のツイートではEpycと16コアRyzenの例があったけれど他にもCPUのダイ1個とGPUのダイ1個を組み合わせることでAPUが出来そうだ
GPUだけを強力なのに入れ替えてHBMを使うことでKabylake-Gみたいなのを作ったりとかも出来るかもしれない

919: Socket774 2018/11/01(木) 14:57:59.57 ID:Abw7t8n6H
7nmのダイを小さくして安くする。
なおパッケージングの難易度やコストについては考慮しないものとする。

920: Socket774 2018/11/01(木) 16:29:00.28 ID:vhEvCwA00
ソケットまで増やす事はしないでしょ。

927: Socket774 2018/11/01(木) 21:35:19.94 ID:zViXuNgM0
メモリにMCMの別ダイ経由でアクセスするのはIBMが既にやってんじゃん。

928: Socket774 2018/11/01(木) 21:50:09.00 ID:9kY/ODgMM
EPYCやスリッパでも既にやってる話だし、
メモリーコントローラーを1つに集約すれば
メモリーレイテンシの非対称性がなくなるから、
Windowsのその辺の最適化が今みたいに甘いままなら
むしろ有利なこともありそう。
Linuxだと若干性能下がりそうだが。

931: Socket774 2018/11/01(木) 22:38:36.01 ID:GIDS+m2jr
>>928
>メモリーコントローラーを1つに集約すれば
>メモリーレイテンシの非対称性がなくなるから
それ全コア スリッパWXのメモリ接続されてないコア状態じゃん
GPUじゃないんだから広帯域高レイテンシのメモリで速くはならんよ
EPYCは何のために全コア メモリに直結させていると・・・

932: Socket774 2018/11/01(木) 22:44:54.12 ID:9kY/ODgMM
>>931
CCXの数が少ないうちはCCX間を全対全接続できるからその通りなんだけど、CCXの数が増えて全対全接続できなくなると、
メモリーまで2hop以上かかるCCXが出てくるわけで、
その場合はマシって話。
CCXを全対全接続できてるうちは、現在のトポロジーの方が当然いいよ。

929: Socket774 2018/11/01(木) 21:55:30.14 ID:F6ZHisev0
もしメモコン(?)を一つにまとめるのなら
nvidiaがやってるような巨大クロスバー・ハブみたいにしないと意味ないんじゃない?

930: Socket774 2018/11/01(木) 22:25:54.71 ID:9kY/ODgMM
メモリーチャネル数が多くてそれをCCXと全対全接続したら大変だよね。
サーバー機じゃなきゃチャネル数が少ないからなんとかなりそうだけど。
サーバー用では、システムコントローラー部にL4キャッシュを持って、
そこからスター接続するとか?

924: Socket774 2018/11/01(木) 17:11:42.92 ID:STGkXAsu0
スケジュール的にはもう設計なんかとっくの昔に終わってて実物を試作してる段階だよな7nmEPYCて

925: Socket774 2018/11/01(木) 17:20:24.11 ID:pD+Ywc0ja
量産前のサンプル評価や配布の段階らしい


709: Socket774 2018/10/31(水) 02:03:52.15 ID:E0e/HKYR
次のEPYC ROMEとZen2は7nmと14nmの混合という噂が出てるな
ど真ん中に14nmのチップがあってその周りに7nmのコアが並ぶ形
https://twitter.com/chiakokhua/status/1057166488627380224?s=19

ROME
https://i.imgur.com/0XHidGv.jpg
https://i.imgur.com/eejwpfY.jpg
https://i.imgur.com/VKNwChi.jpg

Zen2 3000
https://i.imgur.com/ASuH3tk.jpg
https://i.imgur.com/xGhtGng.jpg

711: Socket774 2018/10/31(水) 02:14:17.05 ID:9bzGmj2X
>>709
なんかcellみたいだな
なんでセンターコアが12nmじゃなくて14nmなのかよくわからんけど
これなら7nmのチップの小型化に成功して歩留まりを上げられるし切られたと思われたGFのラインも使い続けることが出来るね
でもメモリアクセスが遅くなってゲーム系ではスコア落としそう

729: Socket774 2018/10/31(水) 06:54:03.31 ID:Awo8KPjC
>>711
真ん中のは唯のスイッチチップだろう

710: Socket774 2018/10/31(水) 02:14:13.54 ID:ip6lD02t
やっぱPCIe Gen4なのね
でもメモリのレイテンシがさらに増えたりしないか
それとRyzen 3000の方はチップセット内蔵という訳ではない?

713: Socket774 2018/10/31(水) 02:23:54.14 ID:q2cBgYZI
そこが14nmのままだとアイドル時の消費電力は現行とあまり変わりないかも

714: Socket774 2018/10/31(水) 02:29:35.98 ID:ip6lD02t
Romeは外部にIFが出せそうだけどこれはVega20のxGMIのため?
それ以外ににも使いみちはいくらでもありそうだが
あと8C/16TのL3キャッシュが16MB→32MBに増えてる

723: Socket774 2018/10/31(水) 02:56:08.97 ID:DKLkxWwo
>>714
ソケット間のIFはxGMIと呼ばれてるからたぶんどっちにも使える

718: Socket774 2018/10/31(水) 02:40:52.83 ID:bLqylgD2
メモリーのレイテンシどうなるんやろ?と思ったら、元ネタのツイート見るとEPYCのコントローラーにはL4キャッシュが乗ってるのね。

これRyzen用にも乗るんだろうか?

あとスリッパがどうなるのかも気になる。
EPYC用のコントローラーを使うのかRyzen用を使うのか、はたまた別でコントローラを起こすのか。

719: Socket774 2018/10/31(水) 02:43:26.39 ID:ip6lD02t
いやEPYCで出してるIFはマルチソケットのためか

720: Socket774 2018/10/31(水) 02:46:06.62 ID:DKLkxWwo
PCIe4.0のPHYは7nmが主流だから14nmは眉唾

721: Socket774 2018/10/31(水) 02:50:18.02 ID:tFFiKD3b
それintelが発表してた計画と同じことだよね

7

734: Socket774 2018/10/31(水) 10:46:46.38 ID:oEAE52KF
>>721
全然違うんだけど

804: Socket774 2018/11/01(木) 03:25:03.81 ID:3x9sa4L1

805: Socket774 2018/11/01(木) 03:35:18.64 ID:8oW1t8mX
(゜ロ゜) 128スッドレ?

807: Socket774 2018/11/01(木) 03:56:23.92 ID:F27eiApI
ryzen3000番台に本当に16コア(or12コア)が来そうだね

826: Socket774 2018/11/01(木) 12:34:01.82 ID:fu9kp/nK
>>807
32コア来るかもしれん。構造原理上7nmなのに8c16tモジュール構成が2200gの1CPU/1GPUの2モジュールより下手したら安いんじゃないか?となるかもしれない。

原価がZEN2の8cまで<<2200g/2400g/1500xまで<<RYZEN1600=ZEN2の16c32tモデルと原価同じ
こういうコスト的なレベルでもさらなるコスパ革命起こせそうなZEN2
これやられるとINTELは同等のコスパ性能で勝負できない。下手したらRYZEN2700相当の製品を
150-199$枠に持ってこられるかもしれないと
そのくせ10-16cモデルで2.5-4万とかやで

こういうやばいコスト勝負できることがZEN2最大の味噌。デスクトップではほんとにINTELはシェア失うかもしれない

812: Socket774 2018/11/01(木) 07:10:50.11 ID:gAtG8wGk
16コアのRyzenが来て、4コアのiGPU偏重APUなんて出てきたら、もう今後コレ系でいいや、と自分はなりそうな……

835: Socket774 2018/11/01(木) 13:58:11.79 ID:h0MgdQ3I
10年後
「コアは最低でも1024個、本当は2048個あるといい」